FAULT INJECTION IN DYNAMIC PARTIAL RECONFIGURATION DESIGN BASED ON ESSENTIAL BITS

SEU or soft error is an unintended change to the state of a configuration memory bit caused by ionizing radiation which causes unacceptable changes in the design behavior. In this paper, a fault injection and mitigation system, based on Xilinx essential bits technology, for partial and non-partial reconfiguration sections of kintex-7 xc7k325t FPGA using Xilinx SEM IP core and the dual use of ICAP primitive is described. Dynamic Partial Reconfiguration Design (DPRD) or the Design Under Test (DUT) is implemented on FPGA. A MATLAB program is used to inject errors into configuration memory during runtime by controlling SEM IP core, which implemented into FPGA, via UART interface between PC running MATLAB and FPGA board. This system reduces the time required to inject errors into FPGA configuration memory by injecting errors into the essential bits of configuration memory. In addition, the system describes the dual use of ICAP primitive to perform both partial reconfiguration and soft error mitigation processes. Results show the dual use ICAP primitive is performed successfully, and the time needed to perform soft error injection and mitigation process using essential bits is reduced by 96% comparing with the traditional methods.

TEMEL BİTLER ÜZERİNE DİNAMİK DÜZENLEME TASARIMINDA ARAMA ENJEKSİYONU

SEU veya yumuşak hata, tasarım davranışında kabul edilemez değişikliklere neden olan iyonlaştırıcı radyasyonun neden olduğu bir konfigürasyon belleği bitinin durumuna yönelik istenmeyen bir değişikliktir. Bu yazıda, Xilinx SEM IP çekirdeği ve ICAP primitifinin ikili kullanımı kullanılarak kintex-7 xc7k325t FPGA'nın kısmi ve kısmi olmayan yeniden yapılandırma bölümleri için Xilinx temel bit teknolojisine dayanan bir hata enjeksiyon ve hafifletme sistemi tarif edilmiştir. FPGA üzerinde Dinamik Kısmi Yeniden Yapılandırma Tasarımı (DPRD) veya Tasarım Altında Test (DUT) uygulanmaktadır. Bir MATLAB programı, MATLAB ve FPGA kartını çalıştıran PC arasında UART arayüzü aracılığıyla FPGA'ya uygulanan SEM IP çekirdeğini kontrol ederek, çalışma sırasında hataları yapılandırma belleğine enjekte etmek için kullanılır. Bu sistem, hataları, yapılandırma belleğinin temel bitlerine enjekte ederek FPGA yapılandırma belleğine enjekte etmek için gereken süreyi azaltır. Ayrıca, sistem hem kısmi yeniden yapılandırma hem de yumuşak hata azaltma işlemlerini gerçekleştirmek için ICAP ilkelinin ikili kullanımını açıklar. Sonuçlar, çift kullanımlı ICAP primitifinin başarılı bir şekilde gerçekleştirildiğini ve esansiyel bitleri kullanarak yumuşak hata enjeksiyonu ve hafifletme işleminin gerçekleştirilmesi için gereken sürenin, geleneksel yöntemlere kıyasla% 96 oranında azaldığını göstermektedir.

Kaynakça

Robert Le, “Soft Error Mitigation Using Prioritized Essential Bits”, XAPP538 Ver. 1.0, April, 2012.

John Ayer Jr, “Dual Use of ICAP with SEM Controller”, XAPP517 Ver. 1.0, Dec., 2011.

SPENVIS online package website: https://www.spenvis.oma.be.

Xilinx, “Soft Error Mitigation Controller v4.1”, Xilinx, PG036, April, 2017.

Haissam Ziade, Rafic Ayoubi, Raoul Velazco, and Tarek Idriss, “A New Fault Injection Approach to Study the Impact of Bit flips in the Configuration of SRAM-Based FPGAs”, The International Arab Journal of Information Technology, Vol. 8, No. 2, pp. 155-162, April 2011.

Raoul Velazco, Gilles Foucard, and Paul Peronnard, “Combining Results of Accelerated Radiation Tests and Fault Injections to Predict the Error Rate of an Application Implemented in SRAM- Based FPGAs”, IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 57, NO. 6, pp. 3500- 3505, DEC., 2010.

Carl Carmichael and Chen Wei Tseng, “Correcting Single-Event Upsets in Virtex-4 FPGA Configuration Memory”, Xilinx, XAPP1088 Ver. 1.0, Oct., 2009.

F. Abate, L. Sterpone, C. A. Lisboa, L. Carro, and M. Violante, “New Techniques for Improving the Performance of the Lockstep Architecture for SEEs Mitigation in FPGA Embedded Processors”, IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 56, NO. 4, pp. 1992-2000, Aug., 2009.

Aitzan Sari, Mihalis Psarakis, Scrubbing-based SEU Mitigation Approach for Systems-on- Programmable-Chips, 2011 International Conference on Field-Programmable Technology, pp. 1-8, Dec., 2011.

Ghazanfar-Hossein Asadi, Mehdi Baradaran Tahoori, “Soft error mitigation for SRAM-based FPGAs”, Proc. of 23rd IEEE VLSI Test Symposium, May, 2005.

Uros Legat, Anton Biasizzo, and Franc Novak, “SEU Recovery Mechanism for SRAM-Based FPGAs”, IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 59, NO. 5, pp. 2562-2571, OCT., 2012.

Heather Quinn and Michael Wirthlin, “Validation Techniques for Fault Emulation of SRAM-based FPGAs”, IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 62, NO. 4, pp. 1487-1499, Aug., 2015.

Reza Omidi Gosheblagh and Karim Mohammadi, “Dynamic Partial based Single Event Upset (SEU) Injection Platform on FPGA”, International Journal of Computer Applications, Vol. 76, No.3, pp. 19-24 Aug. 2013.

Brian Pratt, Michael Caffrey, James F. Carroll, Paul Graham, Keith Morgan, and Michael Wirthlin, “Fine-Grain SEU Mitigation for FPGAs Using Partial TMR”, IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 55, NO. 4, pp.2274-2280, Aug., 2008.

Mohamed Mahmoud IBRAHIM, Kenichi ASAMI and Mengu CHO, “LEO Single Event Upset Emulator for Validation of FPGA Based Avionics Systems”, Trans. JSASS Aerospace Tech., Vol. 12, No. ists29, pp. Tf_19-Tf_25, 2014.

Fredric Brosser Emil Milh, “SEU Mitigation Techniques for Advanced Reprogrammable FPGA in Space”, Master dissertation, Dept. Computer Science and Eng., Chalmers Univ. OF Technology, Gothenburg, Sweden, 2014.

T.S. Nidhin, Anindya Bhattacharyya, R.P. Behera, T. Jayanthi, K. Velusamy, “Understanding radiation effects in SRAM-based field programmable gate arrays for implementing instrumentation and control systems of nuclear power plants”, Nuclear Engineering and Technology Journal, pp. 1589- 1599, 2017.

Kaynak Göster